流的大小与传输速率相结合的双门限检测算法

提出基于流传输速率与数据量的双门限检测算法。为满足高速网络传输的性能要求,使用Hash表存储流检测的数据结构,将Hash表的冲突处理与基于流速率的缓存替换相结合以实现高效的大流检测,通过限制Hash桶的容量,确保报文的处理性能。真实网络数据的仿真测试结果表明:所提算法在相近的存储开销下,保持了较高的处理性能,准确性优于基于最近最少使用算法的大流检测及其派生算法以及基于统计计数的紧凑型空间节省算法。     

便携式逻辑分析仪硬件平台设计

针对现有逻辑分析仪制造成本高、不便携带以及应用场合受限的问题,设计了一种基于FPGA+STM32的便携式逻辑分析平台。该平台硬件成本低、易携带等指标满足大多数测试要求。其设计核心主要包括主控芯片、被测信号采样、触发控制、数据锁存、高速存储、串口通信、TFT液晶显示等电路,其功能实现主要依靠FPGA的硬件设计和STM32的软件控制。该平台最大可实现32通道、存储深度64 K、分析速率400 MSa/s的测试要求。通过该平台可以实现被测信号的采集、缓存、分析、显示等功能。     

利用堆栈特征的片上末级缓存访问模式在线识别方法

很多优化处理器缓存利用效率的方法依赖于对访问请求序列的特征的探测或识别,例如,预取和绕开等。如何在线有效识别访问请求序列的特征依然是一个开放的问题。通过对典型访问模式的深入分析,发现其堆栈距离频度的分布展示出鲜明的特征。而模拟实验数据表明访问请求序列的特征具有一定的持续性和稳定性,具有检测和预测的可行性。因而提出了一种基于堆栈直方图峰值的在线识别访问模式的机制和方法,空间和时间开销都较小。对SPEC CPU2000/2006的15个程序的实验表明,所提方法均可正确识别测试程序的访问模式。     

2014nccet：一种新的用于减少远程Cache访问延迟的最后一次写访问预测方法*

为减少远程Cache访问延迟,提高共享存储系统的性能,提出了一种新的基于程序内在写突发特性的最后一次写访问预测方法,并对一个具体的目录协议进行了改造,以支持该预测方法。通过预测Cache块的最后一次写访问并提前对其进行降级,处理器能直接从主存中读取数据,从而减少了远程Cache访问所需的一个网络跳步数。与当前基于指令的预测方法相比,该方法能极大减少存储开销。基准测试程序的评测结果表明,该方法能获得83.1%的预测准确率,并且能提高8.57%的程序执行性能,同时与基于指令的预测方法相比,该方法能分别减少历史踪迹表69%的存储开销和签名表36%的存储开销。     

Cache漏流功耗的自适应优化:动态容量调整

当集成电路制造工艺水平发展到超深亚微米阶段,漏流功耗所占的比例越来越大,成为微处理器功耗的重要来源.漏流功耗同电压、漏电流和晶体管数量等因素密切相关.Cache是微处理器中面积较大的部件,对其漏流功耗进行优化是微处理器低功耗设计的首要任务.除了采取工艺上的改进措施外,cache漏流功耗可以通过把握或改变cache的工作...     

位置信息与替换概率相结合的多核共享Cache管理机制

多核系统中末级Cache是影响整体性能的关键。为了提出一种细粒度、低延迟、低代价的末级共享Cache资源管理机制,将系统性能目标转换为每个内核当前占用Cache资源的替换概率,以决定每个内核能够提供的被替换资源的数量;对某个需要增加Cache资源的内核,从可提供被替换资源的候选内核中选出距离较近且替换概率较高的一个内核,并以Cache块为粒度进行替换,从而实现Cache资源在不同内核间的动态划分。与传统以相联度为粒度的粗粒度替换机制相比,以Cache块为单位的替换机制具有更细的替换粒度,灵活性更高。另外,通过将位置信息和替换概率结合,保证了Cache资源与相应内核在物理布局上的收敛,降低了访问延迟。同时,所提出的方法只需要增加极少的硬件代价。实验结果表明,根据实验场景和对比对象的不同,所提方法与其他已有研究成果相比,可以实现从6.8%到22.7%的性能提升。     

主维对矩阵运算性能的影响

随着计算机体系结构的发展,高速缓存（ｃａｃｈｅ）的引入,分块方法成为矩阵计算中性能优化的主要方法,而矩阵主维对分块算法的性能影响很大。本文分析了矩阵主维影响性能的原因以及如何选取主维来改善性能,并与拷贝方法进行了比较。最后用矩阵乘法和ＬＵ分解进行了试算,取得了满意的结果     

基于访问模式的多核末级Cache优化方法*

多核处理器架构已经成为当前处理器的主流趋势,应用程序中访问模式的多样性给多核处理器的末级Cache带来了许多挑战。提出了一种基于访问模式的多核末级Cache优化方法,它包含“可配置的共享私有Cache划分”、“可配置的旁路Cache策略”和“优先权替换策略”三个协同递进的层次。通过使用该方法,程序员能够灵活地改变末级Cache执行行为,从而高效地适应应用程序访问模式的变化。实验结果表明,提出的方法能够显著降低末级Cache的缺失率,进而提高系统的整体性能。     

PMESI：一种优化进程私有数据访问的缓存一致性协议

并行应用程序中绝大部分的访存是对私有数据的访问,在cache一致性协议上不会产生冲突。传统一致性协议没有根据程序私有数据的访问模式进行针对性设计,存在着很大的优化空间。针对以上的问题,提出了一种支持私有状态的cache一致性协议PMESI,通过动态关闭和激活内存空间的cache一致性目录,优化私有内存空间的访问延迟和功耗。通过时钟精确模拟器的测试,PMESI协议优化了程序中54%的访存,并行程序的执行时间平均缩短了9%。     

存储体编译和布局协同的片上缓存设计方法

为了提高片上缓存的速度、降低面积和功耗,提出了一种存储体编译和布局协同的片上缓存设计方法。该方法基于存储体在芯片上的不同空间位置预估该存储体的时序余量,分别采用拆分/合并、尺寸调整、阈值替换和长宽比变形等多种配置参数穷举组合进行存储体编译,根据时序余量选择最优的静态随机存取存储器存储体编译配置。将该方法与现有的物理设计步骤集成为一个完整的设计流程。实验结果表明,该方法能够降低约9.9%的功耗,同时缩短7.5%的关键路径延时。